2008年07月01日

メモリのビット幅の記法

Verilog HDLで64kワードのメモリを宣言する場合には、以下の通りである。

reg [31:0] mem[0:65535]; //(1)
reg [31:0] mem[65535:0]; //(2)

文法的に言えば(1)も(2)も等価であるが、メモリのビット幅の宣言としては(1)が一般的である。その理由としては、テストベンチで$readmemh等を利用して対象のメモリに初期データをシーケンシャル代入する際に、普通はメモリのアドレスが小さい0から65535とファイルの先頭から昇順代入されるが、処理系によっては(1)と(2)と区別され、(2)では65535から0へと降順代入される可能性があるからである。


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